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ESIstream IP – シリアル・インタフェースの設計を容易にする

昨今の広帯域データコンバータを使用するうえでの大きな課題は、高速シリアル・インタフェースをどのように設計するかということです。ESIstreamは、設計への負担を最小限にするように考慮されたオープンソースのシリアルデータ・インターフェース・プロトコルであり、現存する様々なFPGAに非常に少ないリソースを使って、簡単に実装することができます。端的に言いますと、これはJEDECのJESD204Bサブクラス1と2標準のオープンソース版と言えます。しかし、この端的な説明では、ESIstreamユーザーにとってのいくつかの重要な利点が語られていません。その重要な利点というのは、大幅な簡易化がされていること、リンクレイテンシが低減されること、レイテンシを的確に把握できることです。以下に更に詳しく説明していきます。

本記事では、既に多くの文書がJESD204Bについて説明しているように、ESIstreamの構造にフォーカスして丁寧に説明しています。次に、ESIstreamとJESD204Bの違いを解説してから、皆様にESIstreamを御採用頂くために、ESIstreamのプロトコル開発を担ったTeledyne e2vが独自のESIstream VHDL IPを世に送ることを決定したというニュースを紹介します。

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