アバゴ、56Gbps PAM4 SerDesデモ

January, 19, 2015, San Jose--アバゴ(Avago Technologies)は、業界初の56Gbps パルスアンプリチュード変調(PAM) 4 SerDesを、次世代のスイッチとルータをターゲットにした銅線バックプレーンと光インタコネクトで実証した。
　大手OEM顧客は現在、アバゴのPAM4 SerDesコアを使って28nm や16FF+ (16nm FinFET Plus)プロセス技術で先端ASIC SoCソリューションを設計している。
　PAM4技術は、将来のコア/メトロルータやハイパースケールデータセンタの拡張を可能にする。リンクデュプレクススループットは、SerDesレーンあたり25Gbpsから56Gbpsになる。ラックレベルアプリケーションは特にPAM4技術の恩恵を受け、スペース、パワー、コスト、配線の簡素化などの優位性が実現される。
　アバゴの56Gbps PAM4 SerDesは、銅線と光インタコネクトを幅広くサポートするように設計されている。その範囲は、チップ間、チップとモジュール間、ローコストDAC、銅線バックプレーン、35dB損失まで及ぶ。SerDesがサポートするスピードは、1Gbpsから56Gbps。既存の10G/25G/40G/100G Ethernet、FC、OIF CEI NRZも含まれており、投資が保護され、将来のネットワーキング、コンピュートシステムベンダ、メガデータセンタ企業を見据えたアーキテクチャとなっている。
　今後登場してくるOIF CEI-56G-VSRやIEEE 802.3bs(400GE)電気標準、次世代のチップとモジュール間インタコネクトもターゲットにすることでアバゴの56Gbps PAM4 SerDesは、フロントサイドやバックサイドで同じPAM4シグナリング配置が可能になるという利点が加わり、SoC利用の柔軟性やハードウエアプラットフォームの再利用が促進される。
　現在シリコンで利用できるアバゴ56Gbps PAM4 SerDesは、56Gbpsまでの様々なインタコネクトでPRBS31トラフィック、エラーフリー動作しており、ASIC開発リスクを抑制し、アバゴの顧客システム導入を加速する、とアバゴは説明している。