Xilinx、56Gbps PAM4 トランシーバ 技術のデモンストレーションを実施

March, 23, 2016, San Jose--ザイリンクス (Xilinx) は 3 月 10 日、PAM4転送方式を使用して 56Gbps トランシーバ テクノロジを実装した 16nm FinFET+ ベースのプログラマブル デバイスを開発したと発表した。
　PAM4 は、次世代ライン レートに対応できる最もスケーラブルな信号プロトコルとして業界から評価されている。既存インフラの帯域幅を 2 倍にすることを可能にする PAM4 ソリューションは、光インターコネクトや銅インターコネクトに対応する次なるイーサネットの展開に貢献する。PAM4 の汎用化に先駆けて、ザイリンクスは現在、プロバイダーやエコシステム メンバーが PAM4 への移行について理解を深め、また、移行の準備ができるよう、56G テクノロジによるイノベーションの紹介とデモンストレーションを実施している。
　クラウド コンピューティングやインダストリアル IoT (I-IoT)、ソフトウェア定義のネットワークなどのトレンドは、絶えず高帯域幅を求め続けているため、テクノロジ イノベーションにより 50G、100G、400G ポート、さらにはテラビット インタフェースへと拡張することで、ビットあたりのコストや電力を増加させずにポート密度を最大限に高める必要性が求められている。現在求められている帯域幅に応えるためには、次世代の標準ライン レートが不可欠。ザイリンクスは現在、OIFと IEEEの両組織において、56G PAM4 の標準化活動に積極的に取り組んでいる。ザイリンクスの 56G PAM4 トランシーバ テクノロジは、次世代のライン レートで従来のデータ転送を行う場合の物理的な限界 (インサーション ロスやクロストークなど) を解消するために開発された。56G PAM4 トランシーバ テクノロジは、チップ間、モジュール、ダイレクト アタッチ ケーブル、バックプレーンといった各アプリケーション向けの銅インターコネクトおよび光インターコネクトをサポートする。これにより、テラビットを超えるラインカードや 400G からテラビットのシャーシ バックプレーンに対応する次世代のシステム設計が実現される。