富士通研、世界最高速CPU間通信向け56Gbps受信回路を開発

June, 18, 2014, Tokyo--富士通研究所は、次世代サーバに搭載されるCPUなどのチップ間データ通信において、世界最高速である56Gbpsの高速データを受信可能な受信回路を開発した。
　サーバのデータ処理能力を向上させるため、CPUの高性能化とともに、CPUなどのチップ間のデータ通信速度の高速化が求められているが、受信時に劣化した信号波形を補正する回路の処理能力向上が課題となっている。
　富士通研究所は、受信信号の品質劣化を補償する回路に対して、新たなアーキテクチャである先読み回路を適用し、並列処理を実現して回路の動作周波数を高め、従来の2倍の高速動作を実現した。この技術により、次世代サーバやスーパーコンピュータなどの高性能化が期待される。

開発した技術
　1ビット前の選択結果から得られる候補2つをあらかじめ計算しておき、2ビット前のビット値が決定すると1ビット前のビット値と現在のビット値が同時に決定することで並列処理が可能な先読み方式を新たに考案。これにより演算時間が短縮されるため、56Gbpsで動作する受信回路の開発に成功した。

1．先読み方式による補正処理
従来方式では、1ビット前の選択回路の結果(A)は、2ビット前の選択回路の結果(B)と1ビット前の選択回路の入力信号(+/-補正データ)(C)の組合せ回路で実現されている。先読み方式では、1ビット前の選択回路の入力信号(+/-補正データ)(D)と現在の選択回路の入力信号(+/-補正データ)(E)を先に先読み回路で組み合わせて選択回路の候補をあらかじめ算出しておく。こうすることで、1ビット前の選択回路の結果を使わずに、2ビット前の選択回路の結果のみで従来方式と同じ機能が実現できる。
2．保持回路による先読み処理の並列化
　DFEの1ビットおきに適用した複数の先読み回路は、独立に動作可能です（図5）。今回、選択回路と先読み回路の間に保持回路を挿入し、各保持回路の入出力を同期させることで、並列処理を可能にしました。
先読み回路の演算時間は、選択器の選択時間とほぼ同じであるため、全体の演算時間は2ビット前のデータから決定する選択器の数に依存し、4ビット構成の場合2となる。これにより、56Gbpsの4分の1周期、71psに演算を収めることができる。その結果、従来の2倍の通信速度である56Gbpsでのデータ受信が可能となった。

　この技術により、次世代サーバやスーパーコンピュータ内において、CPUの性能が倍になっても、ピン数を増やすことなくCPU間通信を広帯域化することができ、CPUを多数接続した大規模システムでの性能向上に大きく貢献することが期待される。また、光モジュール通信の規格であるOIF標準規格にも対応でき、OIF-CEI-28Gの光モジュール通信で400Gbps Ethernetを構築する場合に比べて並列動作する回路数(レーン数)を半分にすることができるため、光モジュールの小型化による低電力化やシステム全体の高性能化も期待される。
　富士通研究所は、開発した技術をCPUや光モジュールのインターフェース部などに適用し、2016年度の実用化を目指している。さらに、次世代サーバやスーパーコンピュータなどの製品への適用も検討する。