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富士通､40Gbps光伝送システム向けCMOS送信ICの開発
February 16, 2009, 東京--富士通研究所、Fujitsu Laboratories of America, Inc.、および富士通は、65nm世代の標準CMOS技術を用いて、40Gbpsの基幹系光伝送システム向け送信ICを開発した。
送信に必要な信号生成回路を40Gbpsに高速化すると同時に、実用上求められる電源電圧の変動範囲内で、40Gbpsの安定した出力信号が生成できる新しい回路技術を開発。さらに40Gbps送信に必要な入出力インターフェース、信号処理、高速信号生成の機能全てを1チップに集積させた光伝送システム向け送信ICを、CMOS技術により世界で初めて実現した。40Gbpsの送信ICとしては今までにない多機能性を1チップに集積化したことにより、光伝送システムの低消費電力化、小型化、低コスト化に大きく貢献する。
ブロードバンドネットワークの普及にともなって増加する通信トラフィックに対応するため、基幹系のネットワークにおいて40Gbpsの高速伝送を実現する光伝送システムの導入が進んでいる。40Gbps光伝送システムのさらなる普及のために、光信号を中継する光伝送装置の低消費電力化、小型化、低コスト化が求められている。
光伝送装置を構成する送信機では、2.5〜10Gbps程度の速度で入力される複数の低速電気信号を多重化して、40Gbpsの高速電気信号を出力する送信ICが必要になる。現在、送信ICにおいて、低速側インタフェース回路や内部の制御回路はCMOS技術で作製されているが、40Gbpsの高速電気信号の信号生成回路は、高速特性に優れる化合物半導体で作製する必要があった。微細化にともない高速動作するようになったCMOS技術で信号生成回路を作製し、送信機の全ての機能をCMOS技術で1チップに集積できれば、光伝送装置の低消費電力化、小型化、低コスト化が可能になる。
CMOS 技術により、信号生成回路の高速動作を可能とし、化合物半導体と同品質の40Gbps出力波形を実現するためには、データを伝送する回路の動作速度を向上させるだけでなく、回路動作のタイミングを決定するために回路に供給されるクロック信号に関して20GHzで低ノイズかつ十分な振幅を確保することも重要。回路中でクロック信号の振幅が劣化する大きな要因の一つとして、配線や素子に付随する寄生容量による損失がある。化合物半導体に比べて寄生容量が大きいCMOS技術において、20GHzのクロック信号の振幅劣化を抑制するためには、寄生容量の影響をいかに抑圧するかが大きなポイントになる。
また、微細化によりトランジスタの高速性能が向上する一方、トランジスタの耐圧が低下するため、使用可能な電源電圧が1〜1.2Vと低電圧に制限される。このため、供給される電源に変動が生じると、回路に十分な電源電圧が供給されず、動作が不安定になる。光伝送システムの低コスト化のためには、このような使用条件の変化に対して、回路内でのデータ信号とクロック信号のタイミング関係を一定に保ち、安定に動作する回路を実現することも課題となる。
開発した技術は以下の通り｡
1. クロック信号伝送技術:今回、送信IC内のクロック伝送回路に低消費電力で低ノイズのクロック伝送を可能とする新しいインダクタ補償技術を開発。
一般的に寄生容量の影響を抑圧するためには、容量と逆の特性を示すインダクタによる特性補償が用いられる。送信IC内のクロック信号が単一周波数であることに着目し、クロック信号の周波数に近い領域のみインダクタで寄生容量を補償する新しい高速化技術を適用することで、従来に比べて少ない回路段数でノイズの少ない高速クロック信号伝送を可能とした。
2. 自動タイミング調整技術:回路動作を制御するクロック信号と回路を通過するデータ信号のタイミングを常に監視し、相互の信号の関係が最適になるように、動的に調整する新しい回路技術を出力回路に適用。この回路技術では、監視、調整する機構を、データ信号の伝達経路から分離した構成を採用することで、監視、調整回路の追加によるデータ信号の波形の劣化を引き起こすことなく、自動的に相互の信号のタイミングを最適化し、高速で安定した波形の送信が可能。
これらの技術を適用して、信号生成回路をCMOS技術で実現し、低速側インターフェース回路、制御回路などを整合させて集積することにより、世界で初めて、40Gbps送信ICを標準65nm CMOS技術を用いて1チップで実現した。
開発技術を適用した送信ICの出力波形は安定しており、実用上求められる電源電圧の変動範囲で、確実に"0"と"1"が判定可能な40Gbps出力信号が生成できることを確認した(BER<10-12、1兆個のデータに対して1個以下の誤り)。この結果、開発源電圧の変動だけでなく、送信ICの使用温度の変化による影響に対しても有効であることを確認した。
また、1チップ集積化、新規クロック伝送回路の採用などにより、消費電力を2W以下におさえ、従来の3分の1以下に低減。低消費電力化により発熱を抑えられるため、光伝送装置内への光送受信モジュールの高密度な実装が可能となる。今回の開発により、従来の40Gbps光伝送装置と比較して、約2 分の1の小型化が可能となり、装置全体の低コスト化が可能になる。
この送信ICは、低速側インタフェースに近年標準化されたSFI5.2インタフェースを世界で初めて採用。また、CMOS技術の高集積化のメリットを活かし、長距離伝送のための信号変調方式に対応する20Gbps の信号2本を出力する機能を付加している。CMOS技術を用いた送信ICの実現により、1チップで複数システムへの対応が可能となり、今後の 40Gbps光伝送装置の普及が期待できる。
今後の予定として､研究チームは､｢今回開発した、送信ICに関して40Gbps出力波形のさらなる改善を行なう。また、CMOS技術を用いた受信ICの開発を進め、光伝送装置の小型化に貢献する予定。また、今回開発した成果は、基幹系光伝送システムだけでなく、将来的にはLANや企業ネットワークの高速化の実現に向け、40GbEシリアル光伝送装置などに展開していく｣としている。
技術の詳細は、米国 サンフランシスコで2月8日から開催された国際固体素子回路会議ISSCC(IEEE International Solid-State Circuits Conference)で発表された。
